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Lattice Semiconductor
Functional Description
System Block Diagrams
Figure 2-6 shows an FPGA system-level block diagram of how the MAC core is instantiated and used when config-
ured to support the Classic MAC mode of operation. Note that the MAC core needs a certain amount of support
logic like PLLs, I/O buffers, and I/O flip flops to meet the IEEE 802.3 I/O specifications (see “Application Support”
on page 48 for more details).
Figure 2-6. System Block Diagram for the Classic TSMAC IP Core Option
G/MII
tx_clk_c
gtx_clk_c
cpu_if_gbit_en
125MHz
SYS_CLK
PLL
rx_clk_c
÷2
PLL
FB
÷2
FB
txd_pos[7:0]
FF
soft oddrx
txd_1g[7:0]
txd_10_100
FF
txd_pos[3:0]
txd_neg[3:0]
FF
txen
rxmac_clk
txer
FF
FF
txmac_clk
rxd_pos[7:0]
rxdc[7:0]
cpu_if_gbit_en
reset_n
tx_fifodata
G/MII
txd_neg[3:0]
FF
FF
rxd_c[7:4]
tx_fifoavail
tx_fifoeof
tx_fifoempty
rx_dv_pos
rx_er_pos
rx_dv_neg
rx_er_neg
FF
FF
rxdvc
rxerc
tx_sndpaustim
col
User
Application
Logic
tx_sndpausreq
tx_fifoctrl
tx_staten
tx_macread
tx_statvec
Receive
and Transmit
MAC
crs
hcs_n
haddr
hdatain
tx_done
tx_discfrm
rx_fifo_full
rx_write
Host
Interface
hdataout
hwrite_n
hread_n
hready_n
User
Host
Logic
I/O
Buffers
HI
rx_dbout
hdataout_en_n
hclk
rx_stat_vector
rx_stat_en
ignore_next_pkt
rx_eof
rx_error
rx_fifo_error
Management
Interface
mdc
mdio_en
mdo
SMI
mdi
Tri-Speed Ethernet MAC IP Core
FPGA TOP
IPUG51_03.0, December 2010
11
Tri-Speed Ethernet MAC User’s Guide
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